Vhdl?

Jag kodade lite VHDL förut. Vi programmerade PIC-kretsar till olika typer av grindnät. Otroligt kul faktiskt, häftigt att kunna beskriva i ett högnivåspråk vad man vill skall hända med in- och utsignalerna för att sedan få det realiserat i en liten IC-krets klar att löda fast på kretskortet.

Vad man kan göra i VHDL.. Ja, du kan väl göra en hel del olika operationer med insignalerna. Jag läste dock bara en kurs så jag är ingen expert på VHDL.

------------------
Murphy's Law of Thermodynamics:
Things get worse under pressure.

sgtpepper PIC-kretsar programmerar man väl med assembler?

Om jag säger så här kan man bygga en hel mobiltelefon i VHDL förutom det rent analoga som av förklarliga skäl inte kan realiseras i VHDL......

------------------
F.Sundström
Bit den hand som föder dig!

Klös, jag är inte säker men jag har alldeles för mig att det var PIC-kretsar vi kodade i VHDL. Men det är ju du som är elektroingenjör, jag läste data

Kolla in den här VHDL-FAQ'en: http://tech-www.informatik.uni-hamburg.de/vhdl/doc/faq/FAQ1.html

------------------
Murphy's Law of Thermodynamics:
Things get worse under pressure.

Ett exempel Assembler För en PIC-krets (16c71)
<font size="1" face="Verdana, Arial, Helvetica, sans-serif">Kod:<font size="1" face="Verdana, Arial, Helvetica, sans-serif" color="#AA542B"> list p=16c71
org 0
goto main
org 4
movlw 0x21 ;laddar w med 0x21
movwf 5 ;skriver 0x21 till port a? är det för kort lr?
bcf 0x0b,1 ;nollställ bit 1 i reg B INTF flagga

;huvudprogramet
main bsf 0x0b,4 ;ettställ bit4 i reg B för att aktivera interrupt på RB0
clrw ;"nolla" arb-reg
movf 5
tris 5 ;port A
;loop goto loop ;för att går runt runt runt och runt
end

Ett stycke VHDL som beskriver en Multiplexer kan brännas i en Altera FPGA
<font size="1" face="Verdana, Arial, Helvetica, sans-serif">Kod:<font size="1" face="Verdana, Arial, Helvetica, sans-serif" color="#AA542B">ibrary ieee;
Use ieee.std_logic_1164.ALL;
Entity testing is
generic(Tdelay:time:= 10 ns);
port( a,b,c,d: in std_logic;
sel: in std_logic_vector(1 downto 0);
q: out std_logic);
end;
Architecture rtl of testing is
begin
q<= a after Tdelay when sel="00" else
b after Tdelay when sel="01" else
c after Tdelay when sel="10" else
d after Tdelay when sel="11" else
'X' after Tdelay;
end;

Sådär mina två första kodsnuttar i Assembler och VHDL det är lite annorlunda......

------------------
F.Sundström
Bit den hand som föder dig!

[Redigerat av Klös den 14 sep 2000]